在《如何處理高di/dt負載瞬態（上）》中，我們討論了電流快速變化時一些負載的電容旁路要求。我們發現必須讓低等效串聯電感（ESL）電容器靠近負載，因為不到0.5 nH便可產生不可接受的電壓劇增。實際上，要達到這種低電感，要求在處理器封裝中放置多個旁路電容器和多個互連針腳。本文中，我們將討論達到電源輸出實際di/dt要求所需的旁路電容大小。
為了討論方便，圖1顯示了電源系統的P-SPICE模型。本圖由補償電路電源、調制器（G1）和輸出電容器組成。內部還包括互連電感、旁路電容負載模型、DC負載和步進負載。
圖1:簡易P-SPICE模型輔助系統設計
首先，你需要決定是將電源和負載看作一個個單獨的“黑匣子”，還是把問題當作一個完整的電源系統設計來處理。如果使用系統級方法，你可以利用負載旁路電容來降低電源輸出電容，從而節約系統成本。如果使用“黑匣子”方法，你要單獨測試電源和負載。不管使用哪種方法，你都要知道負載需要多大的旁路電容。
首先，估計電源和負載之間的互連電感和電阻的大小。這種互連阻抗(LINTERCONNECT) 形成一個旁路電容器 (CBYPASS) 低通濾波器。我們假設電源輸出阻抗較低。利用該低通濾波器的特性阻抗 (ZO)、負載步進值 (ISTEP) 和允許電壓波動（dV），建立旁路濾波器要求（方程式1-2）：
有趣的是，所需電容大小與負載電流的平方除以允許擾動的平方有關，因此要仔細計算這兩個值。
互連電感的范圍從并列電源的幾十nH，到遠距放置電源的數百nHs。一條較為有效的經驗法則是，每英寸增加15 nH左右的互連電感。負載步進為10安培且允許擾動為30mV時，旁路要求范圍為5 nH的500 uF到500 nH的50 mF。
另外，這種濾波器還降低了電源的負載電流上升速率。如果無損濾波器由一個電流方波激勵，則電感電流為正弦。通過對方程式4-7中的電流波形求微分，可以計算得到上升速率。
互連電感為5 nH，旁路電容為500 uF時，10安培步進變化可形成0.2 A/uS電源電流上升速率。更大的電感可產生更低的di/dt。這些數值比系統設計人員所規定的值要小得多。
使用系統級方法時，要在最大化環路帶寬的同時，最小化總電容。現在，請您思考如何使用“黑匣子”方法。你必須在沒有旁路電容和最大期望旁路電容的情況下，讓電源穩定。如前所述，互連電容會推高負載的旁路電容要求。使用“黑匣子”方法時，這反過來又會影響電源的電容。連接電容范圍確定了電源的交叉頻率范圍。在電壓和電流兩種模式下，兩者均成比例關系。你可以最大化無負載電容的交叉頻率，但只要連接負載，交叉頻率就會急劇下降。
表1對舉例系統三個互連電感的要求電容器進行了比較。通過改變互連電感、計算負載旁路電容并設計電源的相應輸出級和控制環路，得到比較數據。案例1的負載和電源并列放置；案例2電源和負載之間的互連電感大小為中等。案例3中，使用線纜連接的電源的電感極高。要求旁路的多少直接與互連電感有關。
本例中，案例3是互連電感的100倍，旁路電容也是如此。這在電源設計中形成紋波，原因是電源在有和沒有旁路電容器的情況下都必須保持穩定。很明顯，第一種方法更好，因為它使用的電容器最少，成本最低。案例2中，互連電感受到一定的控制，電容器數量有一定增加。案例3中，大量的互連電感帶來了嚴重的成本問題。案例2和案例3也都有一個好處：獨立的電源測試。
表1:利用系統級方法降低電源系統成本
圖2對小和大互連電感的負載瞬態期間的輸出電壓變化模擬情況進行了比較。小電感響應快速漸次減弱，而大電感則并非如此，花費了較長的時間才穩定下來。這是由于特性阻抗更高以及諧振頻率更低。另外，如果負載電流在該諧振頻率有規律地跳動，則會出現極寬且具破壞性的電壓變化。
圖2:電壓振鈴成為大互連電感的一個問題
總之，高di/dt負載要求小心謹慎地進行旁路設計，以保持電源動態調節能力。在負載和旁路電容器以及旁路電容器和負載之間，必須使用低電感互連。系統級方法可實現一種成本最低的解決方案。為了系統測試方便，許多系統工程師都忽略了這種通過降低電源電容實現成本節省的解決方案。
以后，我們將對一些根據經驗所得的結論進行討論，以確定同步降壓結構的最佳柵極驅動計時方案，敬請期待。 |
