20路輸出PCIe時鐘緩沖器是下一代服務器、數(shù)據(jù)中心、存儲設備及其他PCIe應用的理想選擇
隨著數(shù)據(jù)中心向更高的帶寬和更高速的基礎架構遷移，對更高性能時序器件的需求變的至關重要。Microchip Technology Inc.（美國微芯科技公司）近日宣布推出面向下一代數(shù)據(jù)中心應用的四款全新20路微分時鐘緩沖器，遠超PCIe®第五代（Gen 5）防抖標準。新推出的ZL40292（終端電阻85Ω）和ZL40293（終端電阻100Ω）專門依據(jù)最新的DB2000Q規(guī)格設計，而ZL40294（終端電阻85Ω）和ZL40295（終端電阻100Ω）則依照DB2000QL行業(yè)標準設計。所有新產(chǎn)品均可適用于下一代服務器、數(shù)據(jù)中心、存儲設備及其他PCIe應用，且同時滿足PCIe第一代、第二代、第三代和第四代的規(guī)格。
每個緩沖器都是芯片組的理想補充，其中數(shù)據(jù)中心服務器和存儲設備中的多個外圍組件（如中央處理單元（CPU）、現(xiàn)場可編程門陣列（FPGA）和物理層（PHY）），以及許多其他PCIe應用程序需要分布式時鐘。該緩沖器具有的大約20飛秒（~20 fs）的低附加抖動，遠超DB2000Q/QL規(guī)格的80飛秒（80 fs），為設計師留出巨大空間，能夠在增加數(shù)據(jù)處理速率的同時，滿足緊湊的時序預算要求。當時鐘分配到多達20路輸出時，上述器件可實現(xiàn)超低抖動，確保緩沖器時鐘信號的完整性和質量。
新型時鐘緩沖器通過低功耗高速電流轉向邏輯（LP-HCSL）實現(xiàn)低功耗，將大幅減少功耗方面的預算。與標準高速電流轉向邏輯（HCSL）相比，LP-HCSL可節(jié)省三分之一功耗，大幅減少用電量。這一性能可幫助客戶在電路板上實現(xiàn)更長的走線，改善信號通路，同時減少元件，節(jié)省電路板空間。以ZL40292為例，相比傳統(tǒng)HCSL緩沖器，它最多可省去80個終端電阻（平均每路4個）。
Microchip時序與通信業(yè)務部副總裁Rami Kanama表示：“Microchip可提供業(yè)內(nèi)最豐富的時鐘和時序產(chǎn)品，并一直致力于開發(fā)面向更高速的數(shù)據(jù)中心和企業(yè)基礎架構等下一代網(wǎng)絡應用的高標準解決方案。Microchip此前推出性能卓越的PCIe第五代器件，可為工程師留出更大的設計空間，讓他們能夠更加專注設計，可幫助尋找符合DB2000Q和DB2000QL規(guī)格時鐘緩沖器的客戶快速開始設計流程。” |
